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Last Update: 03 Jun 2018

Im Rahmen meiner wissenschaftlichen Arbeit sind verschiedene Konferenzbeiträge und Artikel entstanden, bei denen ich (Co-)Autor bin. Die einzelnen Arbeiten finden Sie hier samt einer kurzen Zusammenfassung sowie der dazugehörigen Quellenangabe. Am Ende der Seite finden Sie darüberhinaus noch eine Listen von Konferenzen und Journalen, für die ich als Reviewer tätig war.

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  • 2014

    • July 2014

      Ein ESL Simulations-Framework zur Abschätzung von Verlustleistung und zeitlichem Verhalten von heterogenen SoCs (in english)

      Zusammenfassung

      Die Berücksichtigung der Leistungsaufnahme sowie des zeitlichen Verhaltens eines eingebetteten System ist eine anspruchsvolle Aufgabe. Für die Abschätzung der Verlustleistung und des zeitlichen Verhaltens einzelner Komponenten wie Hard- und Software sowie von IP-Komponenten existieren fortschrittliche Werkzeuge. Aber Vorhersage für das zusammengesetzte System ist ohne die Berücksichtigung aller Einzelkomponenten kaum möglich. In dieser Arbeit präsentieren wir ein ESL Framework für schnelles Prototyping heterogener SoCs unter Berücksichtigung sowohl der Verlustleistung als auch des zeitlichen Verhaltens. Der von uns vorgeschlagene Prozess kombiniert verschiedene Verfahren der Abschätzung mit Plattform-basierten Prototyping. Aus einer funktionalen Beschreibung in C/C++ werden ausführbare virtuelle Prototypen erzeugt, welche die Untersuchung verschiedener Plattformen, Mapping-Alternativen sowie Power-Management-Strategien erlaubt. Wir schlagen eine effiziente Annotation des Codes mit Informationen über Verlustleistung, Zeit etc. vor. Diese erlaube eine schnelle Ausführung auf dem Host-System sowie das Erzeugen von Power-Traces, basierend auf Domänen-spezifischen Workload-Szenarios.
      Diese Arbeite wurde auf der International Conference on Embedded Computer Systems: Architectures, Modelling ans Simulation (SAMOS) präsentiert, welche vom 14. bis 17. Juli 2014 auf Samos, Griechenland stattfand.

      Quellenangabe

      Grüttner, Kim; Hartmann, Philipp A.; Fandrey, Tiemo; Hylla, Kai; Lorenz, Daniel; Stattelmann, Stefan; Sander, Björn; Bringmann, Oliver; Nebel, Wolfgang; and Rosenstiel, Wolfgang: An ESL Timing & Power Estimation and Simulation Framework for Heterogeneous SoCs. July 2014. In Englisch.
    • Mai 2014

      Berücksichtigung von Variation und Alterung in einer Full-Chip Entwurfsmethode auf Systemebene (in english)

      Zusammenfassung

      Wir präsentieren eine neuartige Entwurfsmethode auf Systemebene, welche die Berücksichtigung von Prozessvariation und Alterung bereits in frühen Designphasen ermöglicht. Durch das abbilden einer ausführbaren Systemspezifikation auf SoC Verarbeitungs-, Kommunikations- und Speicherkomponenten in Kombination mit einer Komponenten-weisen Charakterisierung der Verlustleistung und des zeitlichen Verhaltens, ermöglichen wir die Simulation der Leistungsaufnahme sowie der Temperatur über die Zeit. Basierend auf der temporalen und spatialen Verteilung der Verlustleistung sowie der Temperatur nutzen wir eine Multi-Physik Simulation auf hoher Abstraktionsebene und schätzen so Alterung und Degradation ab. Wir evaluieren unseren Ansatz mittels einem ARM7-basierenden SoC.
      Diese Arbeit wurde auf der 2014 Electronic System Level Synthesis Conference (ESLsyn), welche vom 31. Mai bis zum 1. Juni in San Francicso stattfand und mit der DAC co-located war, präsentiert.

      Quellenangabe

      Helms, Domenik; Grüttner, Kim; Eilers, Reef; Metzdorf, Malte; Hylla, Kai; Poppen, Frank; and Nebel, Nebel: Considering Variation and Aging in a Full Chip Design Methodology at System Level. Mai 2014.
    • Januar 2014

      Überbrücken der Lücke zwischen präziser Abschätzung der Verlustleistung sowie des zeitlichen Verhaltens auf RT-Ebene und schneller Simulation auf hoher Abstraktionsebene: Eine Methode für das automatische Identifizieren und Charakterisieren von kombinatorischen Makros in synchronen und sequentiellen Systemen auf Register-Transfer-Ebene sowie anschließende Erzeugung eines ausführbaren Modells auf hoher Abstraktionsebene unter Berücksichtigung von nicht-funktionalen Eigenschaften (in english)

      Schlüsselwörter

      electronic design automation, power estimation, model generation, combinational macro, sequential circuit, combinational circuit, high-level synthesis

      Quellenangabe

      Hylla, Kai: Bridging the Gap between Precise RT-Level Power/Timing Estimation and Fast High-Level Simulation: A method for automatically identifying and characterising combinational macros in synchronous sequential systems at register-transfer level and subsequent executable high-level model generation with respect to non-functional properties. Seiten: 255, Januar 2014, Dissertation, in Englisch. URN:urn:nbn:de:gbv:715-oops-19242
  • 2013

    • November 2013

      Das COMPLEX Referenz-Framework für eine HW/SW Co-Design und Power-Management unterstützende, plattformbasierte Exploration des Entwurfsraumes (in english)

      Zusammenfassung

      Die Berücksichtigung der Leistungsaufnahme eines eingebetteten Systems und deren Management wird zunehmend wichtiger. Noch ist es nicht einfach diese bereits in der Explorationsphase der Plattform zu berücksichtigen. In dieser Arbeit beschreiben wir die heutigen Herausforderungen beim Entwurf heterogener HW/SW Systeme bezüglich Verlustleistung und Komplexität für beide, d.h. für Platformanbieter und Systemintegratoren.

      Als Ergebnis schlagen wir ein Referenz-Framework samt dazugehörigen Design-Prozess vor, welcher Optimierungen auf der Systemebene und Plattform-basiertes Prototyping vereint. Ausführbare virtuelle Prototypen werden aus MARTE/UML sowie funktionalen C/C++-Beschreibungen heraus generiert. Diese erlaben dann eine Analyse verschiedener Plattformen, unterschiedlicher Mapping-Alternativen sowie Strategien für das Power-Management.

      Der von uns vorgeschlagene Prozess vereint Techniken zur Abschätzung der Verlustleistung sowie des zeitlichen Verhaltens auf Systemebene mit Hilfe kommerziell verfügbarer Werkzeuge mit Plattform-basierten schnellen Prototyping. Wir schlagen eine effiziente Technik zum Annotieren von zeitlichen und Leistungseigenschaften an vorhandenen Quellcode vor. Dies ermöglicht eine Host-basierte Simulation und die adaptive Erzeugung von Power-Traces. In Kombination mit einem flexiblen Ansatz zur Exploration des Entwurfsraumes ermöglicht unser Ansatz eine Abwägung zwischen verschiedenen Plattformen, Möglichkeiten des Mapping und Optimierungstechniken, basierend auf Domänen-spezifischen Szenarios. Das vorgeschlagene Verfahren sowie der Design-Prozess wurden im Rahmen des Europäischen FP7 Projektes COMPLEX implementiert.

      Quellenangabe

      Grüttner, Kim; Hartmann, Philipp A.; Hylla, Kai; Rosinger, Sven; Nebel, Wolfgang; Herrera, Fernando; Villar, Eugenio, Brandolese, Carlo; Fornaciari, William; Palermo, Gianluca; Ykman-Couvreur, Chantal; Quaglia, Davide; Ferrero, Francisco; Valencia, Raúl: The COMPLEX reference framework for HW/SW Co-Design and Power Management Supporting Platform-Based Design-Space Exploration. Microprocessors and Microsystems, Elsevier, Seiten: 966 - 980, November 2013. In Englisch. DOI:10.1016/j.micpro.2013.09.001

      Dieser Artikel ist bei ScienceDirect erhältlich.
    • März 2013

      Frühe Vorhersage der Verlustleistung und des zeitlichen Verhaltens von Hardwareblöcken basierend auf automatisch erzeugten kombinatorischen Makros (in english)

      Zusammenfassung

      In dieser Arbeit präsentieren wir eine Technik für das automatische Abschätzen von Verlustleistung und zeitlichen Verhalten von Hardwareblöcken wie z.B. Co-Prozessoren oder Hardwarebeschleunigern. Die notwendige Charakterisierung erfolgt basierend auf einer Zyklen-genauen funktionalen Beschreibung auf Register-Transfer-Ebene, welche mit Hilfe einer High-Level-Synthese erzeugt wurde. Die Ergebnisse der Charakterisierung werden dann für das Erzeugen eines High-Level-Modells, welches sowohl Verlustleistung als auch das zeitliche Verhalten berücksichtigt, genutzt. Für die Abstraktion werden automatisiert kombinatorische Makros identifiziert und charakterisiert. Für die Charakterisierung werden Modelle auf RT-Ebene genutzt, welche genaue Ergebnisse liefern. Unter Verwendung der charakterisierten Makros wird dann ein, mit Informationen über die Verlustleistung und das zeitliche Verhalten angereicherte, High-Level-Simulationsmodell erzeugt. Dieser C++-basierte virtuelle Prototyp ermöglicht eine schnelle aber dennoch akkurate Abschätzung des Designs. Bei einem Gesamtfehler von ungefähr 3,6% erreichen wir eine Beschleunigung der Zyklen-genauen Abschätzung von Verlustleistung sowie zeitlichem Verhalten mit einem Faktor von ungefähr 516 im Vergleich zu einer Abschätzung auf RT-Ebene.

      Anmerkungen

      Diese Arbeit wird auf dem 16. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV’13), welcher vom 12. bis zum 14. März in Rostock, Deutschland stattfindet, vorgestellt werden.
      Das Programm herunterladen

      Quellenangabe

      Hylla, Kai; Hartmann, Philipp A.; Helms, Domenik und Nebel, Wolfgang: Early Power & Timing Estimation of Custom Hardware Blocks based on Automatically Generated Combinatorial Macros. März 2013. In Englisch.
  • 2012

    • September 2012

      COMPLEX – Co-Design und Energieverwaltung bei einer Plattform-basierten Exploration des Entwurfsraumes (in english)

      Zusammenfassung

      Die Berücksichtigung der Leistungsaufnahme eines eingebetteten Gerätes wird heutzutage zunehmend wichtiger. Aktuell ist es nicht einfach Informationen über die Leistungsaufnahme bereits in der Explorations-Phase für die Plattform zu berücksichtigen. In dieser Arbeit diskutieren wir die Herausforderungen (sowohl für Platformanbieter als auch für Systemintegratoren) beim Entwurf von heutigen heterogenen HW/SW Systemen unter Berücksichtigung ihrer Komplexität sowie ihrer Leistungsaufnahme. Im Ergebnis schlagen wir einen Entwurfsprozess vor, welcher Optimierungen der Leistungsaufnahme auf Systemebene mit platform-basierten Rapid-Prototyping kombiniert. Virtuelle und ausführbare Prototypen werden aus MARTE/UML und funktionalem C/C++ heraus erzeugt. Diese erlauben dann verschiedene Plattformen, Mapping-Alternativen und Power-Management-Strategien miteinander zu vergleichen. Der von uns vorgeschlagene Entwurfsprozess kombiniert verschiedene und kommerziell verfügbare Abschätzungswerkzeuge für zeitliches Verhalten und Leistungsaufnahme auf der Systemebene mit platform-basieren Rapid-Prototyping. Wir schlagen eine effiziente Technik für die Annotation von zeitlichen und Energieeigenschaften vor, welche einen schnelle Ausführung sowie ein adaptives Erzeugen von Power-Traces erlaubt. Kombiniert mit einer flexiblem Design-Space-Exploration ermöglicht unser Entwurfsprozess ein Abwägen zwischen verschiedenen Plattformen, Mapping-Alternativen sowie Optimierungstechniken, basierend auf domänenspezifischen Workload. Der Vorgeschlagene Prozess wird momentan im Rahmen des europäischen integrierten FP7 Projektes COMPLEX entwickelt.

      Anmerkung

      Diese eingeladene Arbeit wird wurde auf der Euromicro Conference on Digital System Design (DSD’12), welche vom 5 bis zum 8 September in Cesme, Izmir, in der Türkei stattfand, vorgestellt.
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      Quellenangabe

      Grüttner, Kim; Hartmann, Philipp A.; Hylla, Kai; Rosinger, Sven; Brandolese, Carlo; Fornaciari, William; Palermo, Gianluca; Quaglia, Davide; Nebel, Wolfgang; Ykman-Couvreur, Chantal; Ferrero, Francisco; Valencia, Raúl; Herrera, Fernando und Villa, Eugenio: COMPLEX – COdesign and power Management in PLatform-based design space EXploration. Euromicro Conference on Digital System Design (DSD’12), September 2012. In Englisch.
    • September 2012

      NEEDS – Nanoelektronik-Entwurf für 3D-Systeme (in deutsch)

      Zusammenfassung

      Hochintegrierte Nanoelektronik-Systeme mit heterogenen Komponenten ermöglichen in vielen Anwendungsfeldern die Einsparung von Ressourcen und damit auch von Kosten. Dabei bieten sie gleichzeitig eine Vielzahl neuer Möglichkeiten bei der Entwicklung des Systems. Das BMBF-Clusterforschungsprojekt NEEDS stellt hierfür einen umfassenden Entwurfsprozess bereit. Dazu werden Werkzeuge aus den Bereichen der Entwurfsmethodik und der Schaltungsgenerierung, aber auch aus dem Gebiet der applikationsspezifischen Technologieplanung, der Analyse sowie des Testens drei- dimensionaler Schaltungen entwickelt und zusammengeführt. So entsteht ein hierarchischer Entwurfsprozess, welcher auf unterschiedliche Teilbereiche spezialisierte Werkzeuge nutzt, um zu einer guten Gesamtlösung zu gelangen. Die unterschiedlichen Optimierungsziele der einzelnen Werkzeuge werden dabei in einer iterativen Exploration des Entwurfsraumes gegeneinander abgewogen. Die Optimierung eines 3D-Chips wird dabei ganzheitlich, d.h. fachübergreifend über die einzelnen Teilaufgaben hinweg und unabhängig vom Anwendungsgebiet ermöglicht.

      Anmerkung

      Diese Arbeit wird auf der Zuverlässigkeit und Entwurf 2012, welche vom 23. bis zum 26. September in Bremen stattfindet, vorgestellt.
      Das Programm herunterladen

      Quellenangabe

      Hylla, Kai; Metzdorf, Malte; Grünewald, Armin; Hahn, Kai; Heinig, Andy; Knöchel, Uwe; Wolf, Susann; Miller, Felix; Wild, Thomas; Quiring, Artur; Olbrich, Markus; Sattler, Sebastian und Treytnar, Dieter: NEEDS – Nanoelektronik-Entwurf für 3D-Systeme. Zuverlässigkeit und Entwurf (ZuE’12), 2012.

      Diese Arbeit ist beim VDE-Verlag erhältlich. Konferenzteilnehmer können die Folien der Präsentation herunterladen.
    • 2012

      Schnelle Prototypenerstellung für komplexe HW/SW Systeme mit Hilfe eines ESL Rahmenprogramms unter Berücksichtigung von Timing und Verlustleistung (in Englisch)

      Zusammenfassung

      Die Berücksichtigung des zeitlichen Verhaltens sowie des Energiebedarfs eines eingebetteten System auf der Systemebene ist heutzutage von zunehmender Bedeutung und gleichzeitig einer ambitionierte Aufgabe. Ausgereifte Werkzeuge und Verfahren existieren für die Abschätzung des zeitlichen und energetischen Verhaltens einzelner Komponenten wie Hard- und Software aber auch für IP-Komponenten. Aussagen über das zusammengesetzte System sind jedoch schwer zu treffen. In dieser Arbeit präsentieren das Konzept eines ESL-Frameworks für frühe Prototypen eingebetteter HW/SW Systeme unter Berücksichtigung von Energiebedarf und zeitlichem Verhalten. Der von uns vorgeschlagenen Entwurfsprozess kombiniert Techniken zur Abschätzung des Energiebedarfs sowie des zeitlichen Verhaltens auf der Systemebene wie in kommerziellen Werkzeugen verfügbar ist, mit dem Entwurf früher und plattformbasierter Prototypen. Der Entwurfsprozess zielt auf die Erzeugung ausführbarer virtueller Prototypen basierend auf einer funktionalen Beschreibung in C/C++. Diese Prototypen sind angereichert mit Werten der statischen und dynamischen Verlustleistung sowie den Ausführungszeiten. Diese effiziente Annotationstechnik erlaubt eine schnelle Ausführung auf dem Host sowie eine Abwägung zwischen verschiedenen Plattformen, Mapping-Alternativen und Optimierungstechniken, basierend auf einem domänenspezifischen Workload-Szenario. Der vorgeschlagenen Entwicklungsprozess wird im Rahmen des integrierten europäischen FP7 Projektes COMPLEX implementiert.

      Anmerkung

      Dieses Kapitel wird in System Specification and Design Languages: Selected Contributions from FDL’10 erscheinen und ist eine erweiterte Version von Towards an ESL Framework for Timing and Power Aware Rapid Prototyping of HW/SW Systems, welches weiter unten aufgeführt ist.

      Quellenangabe

      Grüttner, Kim; Hylla, Kai; Rosinger, Sven und Nebel, Wolfgang: Rapid Prototyping of Complex HW/SW Systems using a Timing and Power Aware ESL Framework. System Specification and Design Languages: Selected Contributions from FDL’10, 2012. In Englisch. DOI:10.1007/978-1-4614-1427-8_10
  • 2011

    • März 2011

      Entwicklung von frühen Prototypen eingebetteter Systeme, welche Verlustleistung und zeitliches Verhalten des Systems berücksichtigen (in Englisch)

      Zusammenfassung

      Wir schlagen ein Konzept eines ESL-Frameworks für die schnelle Entwicklung eingebetteter Systeme vor, welches Verlustleistung und zeitliches Verhalten der Systeme berücksichtigt. Der vorgeschlagene Entwurfsprozess kombiniert kommerziell verfügbare Techniken und Werkzeuge zur Vorhersage von Verlustleistung und zeitlichem Verhalten auf Systemebene, mit dem plattformbasierten Entwurf von frühen Prototypen. Wie arbeiten dabei an der Erzeugung ausführbarer, virtueller Prototypen basierend auf einer funktionalen Spezifikation, welche in C/C++ vorliegt. Diese Prototypen sind angereichert mit Werten zur Abschätzung der Verlustleistung und der Ausführungszeit. Sie erlauben ein Abwägen zwischen verschiedenen Plattformen, Abbildungsalternativen und Optimierungen basierend auf domänenspezifischen Anwendungsfällen.

      Anmerkung

      Dieses Poster wurde auf der Design, Automatisation & Test in Europe (DATE’11) präsentiert, welche vom 14. bis zum 18. März in Grenoble, Frankreich statt fand.
      Das Programm herunterladen

      Quellenangabe

      Grüttner, Kim; Hylla, Kai; Rosinger, Sven und Hartmann, Philipp A.: Enabling Timing and Power Aware Virtual Prototyping of HW/SW Systems. Design, Automatisation & Test in Europe (DATE’11), März 2011. In Englisch. Ausführliche Zusammenfassung und Poster; in Englisch.
  • 2010

    • September 2010

      In Richtung eines ESL Frameworks für schnelles Prototyping von HW/SW Systemen unter Berücksichtigung von Timing und Verlustleistung (in English)

      Schlüsselwörter

      Entwurfsraumexploration , Abschätzung von Verlustleistung und Timing auf Systemebene

      Zusammenfassung

      Die Betrachtung des Timings und der Leistungsaufnahme eines eingebetteten Systems ist eine anspruchsvolle Aufgabe. Es existieren ausgereifte Techniken und Werkzeuge zur Abschätzung des Timings und der Verlustleistung einzelner Komponenten wie Hard- und Software aber auch für IP-Komponenten. Vorhersagen über das Verhalten des des zusammengesetzten Systems können nur schwer gemacht werden. In dieser Arbeit präsentieren wir ein Konzept für ein Framework auf ESL-Ebene für schnelles, virtuelles Prototyping von eingebetteten HW/SW Systemen unter Berücksichtigung von Timing und Verlustleistung. Der Vorgeschlagene Prozess kombiniert in kommerziellen Werkzeugen verfügbare Abschätzung von Timing und Verlustleistung mit plattformbasiertem, schnellen Prototyping. Unser Ansatz zielt auf das Erzeugen eines ausführbaren virtuellen Prototypen aus einer funktionalen C/C++-Spezifikation heraus. Die Prototypen sind angereichert mit Informationen über die dynamische und die statische Verlustleistung als auch mit Ausführungszeiten. Sie erlauben eine Abwägung zwischen verschiedenen Plattformen, Mapping-Alternativen und Optimierungstechniken, basierend auf domänenspeziefischen Auslastungsszenarien. Der vorgeschlagene Prozess wird im europäische integrierten FP7 Projekt COMPLEX realisiert.

      Anmerkung

      Diese Arbeit wurde auf dem Forum on specification and Design Languages (FDL) präsentiert, welche vom 14. bis zum 16. September 2010 in Southampton, Großbritanien stattfand.
      Das Programm herunterladen

      Quellenangabe

      Grüttner, Kim; Hylla, Kai; Rosinger, Sven und Nebel, Wolfgang: Towards an ESL Framework for Timing and Power Aware Rapid Prototyping of HW/SW Systems. Forum on Specification, Verification and Design Languages (FDL’10), September 2010. In Englisch. DOI:10.1049/ic.2010.0129
  • 2009

    • September 2009

      Logisch-statistische Simulation digitaler Systeme mit Temperatur- und Spannungskartierung zur Vorhersage von Variations- und Alterungseffekten (in Deutsch)

      Schlüsselwörter

      System-Level Abschätzung, Thermale Modelling, IR-drop, Verläßlichkeit, Elektro-Thermale Kopplung

      Zusammenfassung

      Wir präsentieren eine statistische Beschreibung digitaler Systeme, die aufgrund einer vorhergehenden taktgenauen Simulation des Systems dessen Verhalten über den gesamten Lebenszyklus des Systems hinweg vorhersagt. Der Simulator berücksichtigt dabei die Wechselwirkungen zwischen der Verlustleistung (statisch und dynamisch), der Temperatur- und Spanungsverteilung sowie verschiedener Alterungseffekte. Da der Einfluss globaler Fertigungs- schwankungen auf diese Wechselwirkungen ebenso wie auf die Systemgeschwindigkeit berücksichtigt werden kann, wird eine Vorhersage des mittleren Verhaltens vieler Systeme hinsichtlich funktionales Versagens und parametrischer Fehler zur Produktion und über die Lebensspanne des Systems hinweg möglich.

      Anmerkung

      Diese Arbeit wurde auf der Zuverlässigkeit und Entwurf 2009, welche vom 21. bis zum 23. September 2009 in Stuttgart stattfand, präsentiert.
      Das Programm herunterladen

      Quellenangabe

      Helms, Domenik; Hylla, Kai und Nebel, Wolfgang: Logisch-statistische Simulation digitaler Systeme mit Temperatur- und Spannungskartierung zur Vorhersage von Variations- und Alterungseffekten. Zuverlässigkeit und Entwurf 2009 (ZuE’09), September 2009. In Englisch.

      Der Tagungsband ist beim VDE-Verlag erhältlich.
    • August 2009

      Hybride logisch-statistische Simulation mit Thermalem und IR-Drop-Mapping für die Vorhersage von Alterungs- und Variationseffekten (in English)

      Schlüsselwörter

      System-Level Abschätzung, Thermales Modelling, IR-drop, Verläßlichkeit, Elektro-Thermale Kopplung

      Zusammenfassung

      Wir stellen eine statistische Lebens-Zeit Beschreibung für digitale Systeme vor, welche durch eine kurze funktionale Simulation charakterisiert wird. Temperatur- und IR-Drops für jeden Hardware-Task des Systems werden auf der Grundlage eines groben RT-Lageplans sowie einer komponentenweisen Vorhersage der dynamischen und statischen Verlustleistung bestimmt. Durch iteratives Aktualisieren der Schwellspannung sowie der Versorgungswiderstände, können dynamische und statische Verlustleistung, Temperatur- und IR-Drop-Verteilungen, Elektro-thermische Kopplung sowie langfristigen Alterungseffekte beschrieben werden kann.

      Anmerkung

      Diese Arbeit wurde auf dem International Symposium on Low Power Electronics and Design 2009 welches vom 19. bis zum 21. August in San Francisco stattfand, präsentiert.
      Das Programm herunterladen

      Quellenangabe

      Helms, Domenik; Hylla, Kai und Nebel, Wolfgang: Hybrid Logical-Statistical Simulation with Thermal and IR-Drop Mapping for Degradation and Variation Prediction. International Symposium on Low Power Electronics and Design 2009 (ISLPED’09), August 2009. In Englisch.

      Der Artikel kann bei ACM heruntergeladen werden.
    • Mai 2009

      Ein erweiterter Simulink Verifikations-Prozess unter Verwendung von SystemC (in Englisch)

      Schlüsselwörter

      SystemC, Simulink, Verifikation, Co-Simulation, Test bench

      Zusammenfassung

      Funktionale Verifikation macht einen Großteil des heutigen Systementwurfs aus. Es existieren verschiedene Ansätze für die Verifikation, sowohl auf einem hohen Abstraktionsniveau, auf welchem die Systeme häufig mit Hilfe von MATLAB/Simulink modelliert werden, als auch für die RT-Ebene. Unterschiedliche Ansätze sind eine behindern einen einheitlichen Verifikations-Prozess. Für simulations-basierte Verifikation auf RT-Ebene, wurde von der Robert Bosch GmbH ein erweitertes Testbenchkonzept entwickelt. Diese Arbeit beschreibt, wie dieses SystemC-basierte Konzept auf Simulink-Modelle angewendet werden kann. Die Implementierung des resultierenden Verifikations-Prozesses adressiert sowohl die notwendige Synchrounisation beider Umgebungen, als auch die Konvertierung der Datentypen. Ein Beispiel wird genutzt, um die Implementierung sowie den kompletten Verifikations-Prozess zu bewerten. Es wird gezeigt, dass die Anwendung des erweiterten Verifikations-Prozesses eine signifikante Menge an Entwicklungszeit einspart. Die Wiederverwendung der Testbenchmodule und der Testfälle erhält die Konsistenz der Testbench. Statt einer manuellen Überprüfung des Signalverlaufs erfolgt die Verifikation automatisch. Der erweiterte Verifikations-Prozess vereinheitlicht die Verifikation auf System- und RT-Ebene und führt so zu einem ganzheitlichen Verifikations-Prozess.

      Anmerkung

      Dieses Kapitel ist in Languages for Embedded Systems and their Applications: Selected Contributions on Specification, Design, and Verification from FDL’08 erschienen und ist eine erweiterte Version von Using SystemC for an extended MATLAB/Simulink verification flow, welches weiter unten aufgeführt ist.

      Quellenangabe

      Hylla, Kai; Oetjens, Jan-Hendrik und Nebel, Wolfgang: An Advanced Simulink Verification Flow Using SystemC. In Martin Radezki, Herausgeber: Languages for Embedded Systems and their Applications: Selected Contributions on Specification, Design, and Verification from FDL’08. Springer, Mai 2009. In Englisch.

      Dieses Buch ist bei Springer erhältlich. Ein Auszug aus dem Buch kann bei Google bücher gefunden werden.
  • 2008

    • September 2008

      Verwenden von SystemC für einen erweiterten MATLAB/Simulink Verifikationsprozess (in Englisch)

      Schlüsselwörter

      SystemC, Simulink, Verifikation, Synchronisation, Datenkonvertierung

      Zusammenfassung

      Funktionale Verifikation macht einen Großteil des heutigen Systementwurfs aus. Verschiedene existieren, sowohl für die Verifikation auf einem hohen Abstraktionsniveau, auf welchem die Systeme häufig mit Hilfe von MATLAB/Simulink modelliert werden, als auch für die RT-Ebene. Unterschiedliche Ansätze sind eine behindern einen einheitlichen Verifikations-Prozess. Für simulations-basierte Verifikation auf RT-Ebene, wurde von der Robert Bosch GmbH ein erweitertes Testbenchkonzept entwickelt. Diese Arbeit beschreibt, wie dieses SystemC-basierte Konzept auf Simulink-Modelle angewendet werden kann. Die Implementierung des resultierenden Verifikations-Prozesses adressiert sowohl die notwendige Synchrounisation beider Umgebungen, als auch die Konvertierung der Datentypen. Ein Beispiel wird genutzt, um die Implementierung sowie den kompletten Verifikations-Prozess zu bewerten. Es wird gezeigt, dass die Anwendung des erweiterten Verifikations-Prozesses eine signifikante Menge an Entwicklungszeit einspart. Die Wiederverwendung der Testbenchmodule und der Testfälle erhält die Konsistenz der Testbench. Statt einer manuellen Überprüfung des Signalverlaufs erfolgt die Verifikation automatisch. Der erweiterte Verifikations-Prozess vereinheitlicht die Verifikation auf System- und RT-Ebene und führt so zu einem ganzheitlichen Verifikations-Prozess.

      Anmerkung

      Diese Arbeit wurde auf dem Forum on Specification, Verification and Design Languages, 2008. FDL 2008, welches vom 23. bis zum 25. September 2008 in Stuttgart stattfand, präsentiert.
      Das Programm herunterladen

      Quellenangabe

      Hylla, Kai; Oetjens, Jan-Hendrik und Nebel, Wolfgang: Using SystemC for an extended MATLAB/Simulink verification flow. Forum on Specification, Verification and Design Languages, 2008 (FDL’08), 23-25 Sept. 2008, Seiten: 221 - 226. In Englisch. DOI: 10.1109/FDL.2008.4641449

      Diese Arbeit ist bei IEEE Xplore erhältlich.
    • April 2008

      Erweiterung einer VHDL/SystemC-Verifikationsumgebung zur Anwendung auf MATLAB/Simulink-Modelle (in Deutsch)

      Schlüsselwörter

      SystemC, Simulink, Verifikation, Synchronisation, Datenkonvertierung

      Zusammenfassung

      Die funktionale Verifikation ist einer der wichtigsten Schritte im industriellen Systementwurf. Zu spät erkannte Fehler verlangsamen die Entwicklung, verzögern die Markteinführung und können unvorhergesehene Kosten verursachen. Versagt ein System nach seiner Einführung, beschädigt dies das Image des Unternehmens, gefährdet Material und im schlimmsten Fall auch Leben. Großer Aufwand wird betrieben, um diese Risiken einzuschränken. Die funktionale Verifikation nimmt mit bis zu 70 % einen großen Teil des gesamten Systementwurfs in Anspruch. Es existieren verschiedene Ansätze sowohl für die Verifikation auf hoher Abstraktionsebene, auf der Systeme mit MATLAB/Simulink modelliert werden, als auch für die Verifikation auf RT-Ebene. Die verschiedenen Ansätze behindern jedoch einen einheitlichen Verifikations-Prozess.

      Für die simulations-basierte Verifikation auf der RT-Ebene wurde von der Robert Bosch GmbH ein erweitertes Testbenchkonzept entwickelt. Diese Diplomarbeit beschreibt, wie dieses SystemC- basierte Konzept auf Simulink-Modelle angewandt werden kann. Erweiterte Testbench-Module können als Teil des Simulink-Modells genutzt werden. Dies erlaubt eine automatische Verifikation des Modells. Die Vorteile des erweiterten Verifikations-Prozesses werden in dieser Arbeit aufgezeigt. Die Implementierung des Prozesses berücksichtigt sowohl die notwendige Synchronisation beider Simulationsumgebungen als auch die Konvertierung der Datentypen. Um eine gute Performanz der Simulation zu erreichen, erfolgt die Synchronisation basierend auf der Struktur der Testbench-Module. Verschiedene Arten der Datentyp-Konvertierung helfen die Lücke zwischen beiden Abstraktionsebenen zu schließen. Verschiedene Beispiele werden genutzt, um so- wohl die Implementierung als auch den gesamten Prozess zu bewerten. Es wird gezeigt, dass die Nutzung des erweiterten Verifikations-Prozesses einen erheblichen Teil an Entwicklungszeit ein- sparen kann. Das Wiederverwenden der Testbench-Module sowie der Testfälle erhält die Kon- sistenz der Verifikationsumgebung. Die Verifikation erfolgt automatisch und nicht anhand der manuellen Auswertung des Signalverlaufs. Der erweiterte Verifikations-Prozess vereint die Verifikation auf System- und RT-Ebene und führt so zu einem ganzheitlichen Verifikations-Prozess.

      Quellenangabe

      Hylla, Kai: Erweiterung einer VHDL/SystemC-Verifikationsumgebung zur Anwendung auf MATLAB/Simulink-Modelle. Diplomarbeit, April 2008, Seiten: 109
  • 2006

    • August 2006

      Evaluierung busbasierter Kommunikationsprotokolle im SoC-Design und Entwurf eines abstrakten Interfaces (in Deutsch)

      Schlüsselwörter

      Communication, system-on-a-chip, AMBA, CoreConnect, OPB, Wishbone

      Quellenangabe

      Hylla, Kai: Evaluierung busbasierter Kommunikationsprotokolle im SoC-Design und Entwurf eines abstrakten Interfaces. August 2006, Seiten: 69.